三星 zHBM：把内存竖到加速器上，下一场竞争不再只是堆得更高
2026-08-05
一、触发新闻与一句话定义
三星电子在 2026 年 8 月 4 日举行的 FMS 2026 上提出 zHBM：把 DRAM 以三维方式垂直布置在 AI 加速器周围，以更短的数据路径突破传统 HBM 的带宽、密度和散热上限。三星给出的概念目标是，性能约为 HBM5 的 8 倍、密度超过 10 倍、能效提高 3 倍、热阻降低逾 50%，并把 2029 年前后列为目标窗口；这些数字仍属于路线图与研究阶段指标，不能等同于样片验证，更不是量产规格。
一句话定义：zHBM 是一种把 HBM 从“横放的 DRAM 薄片向上叠高”改成“DRAM 薄片侧立并围绕计算芯片排布”的内存—计算共封装设想，核心不是换一代 DRAM，而是重画数据与热量在封装内流动的路径。
今天最值得研究的不是“8 倍”这个醒目的数字，而是三星为何在 HBM4 已经量产、HBM4E 已送样时，提前公开一条可能淘汰现有堆叠形态的路线。答案藏在 HBM 自己的历史里：过去十年，行业一直靠更宽的接口、更多的层数和更薄的芯片逼近物理边界。zHBM 是三星第一次公开承认，仅沿这条路继续走，迟早会同时撞上布线面积、热阻和良率三堵墙。
二、纵向分析：从诞生到当下
1. 2000 年代末至 2015 年：HBM 的第一性选择不是“跑得快”，而是“走得宽”
传统 DDR 和 GDDR 的提速思路，是让每一根信号线跑得更快。频率越高，信号完整性、功耗和布线难度越难控制。AMD 与 SK 海力士走了另一条路：不再执着于少量高速引脚，而是把许多 DRAM 裸片叠起来，用硅通孔 TSV 贯穿各层，再通过硅中介层把内存放到 GPU 旁边。每根线不用跑得极快，只要总线足够宽，总带宽依然可以很高。
2013 年，HBM 成为 JEDEC 标准；SK 海力士称其与 AMD 在 2014 年共同开发出首款 TSV HBM 产品。2015 年 AMD Radeon R9 Fury 把 HBM 带入商业显卡。这个起点锁定了后来十年的路线：内存内部向上堆，内存与计算芯片在中介层上横向相邻。
当时这是一笔很合理的交易。HBM1 用较低的单引脚速率换来更高总带宽、更小板级面积和更好的每比特能效。代价也从一开始就写进结构里：每一层 DRAM 都要留出 TSV 区域；越往上堆，最里面的热越难出去；GPU 与 HBM 虽然比板外显存近，却仍隔着水平走线和封装边界。
第一代产品没有立刻统治市场。硅中介层、TSV、已知良品裸片和复杂封装抬高成本，容量也有限。可它给出了一个后来被 AI 重新发现的答案：当运算单元的吞吐增长快过存储系统，内存不能只当一颗“更快的零件”，必须和处理器一起设计。
2. 2016 至 2020 年：三星把 HBM2 做成产品，产业把 2.5D 封装做成惯例
2016 年 1 月，三星宣布量产 4GB HBM2。四颗 8Gb DRAM 核心裸片叠在缓冲裸片之上，经 TSV 和微凸点连接，单栈带宽达到 256GB/s，是 HBM1 的两倍。三星还披露，每颗 8Gb HBM2 裸片包含逾 5000 个 TSV 孔。这个细节很关键：HBM 的带宽不是凭空出现，它用硅面积、工序数量与封装良率换来。
HBM2 逐渐进入 HPC、网络设备和数据中心加速器。产业链也围绕“逻辑芯片与多个 HBM 栈并排放在硅中介层上”的 2.5D 方案成熟起来。台积电 CoWoS、英特尔 EMIB 等先进封装路线，都在解决同一个问题：如何让越来越大的计算裸片和越来越多的 HBM 栈，在一个封装里可靠通信。
这段时间，三星的优势是覆盖面。它同时掌握 DRAM、逻辑工艺、封装和大规模制造，不必把每个环节都交给外部伙伴。可 HBM 不是只看纸面性能的标准品。客户要把内存、GPU、封装、散热和系统软件一起验证，送样时间、热表现、批量一致性和共同设计能力，都会决定订单。
行业后来出现分化。SK 海力士继续在 HBM 上长期下注，并用 MR-MUF 封装改进量产稳定性和散热；三星的 NCF 路线则通过在层间放置薄膜完成热压键合。两种办法没有简单的优劣答案，但它们形成了不同的工程习惯。SK 海力士后来把 MR-MUF 的可制造性与客户协作变成先发优势，三星则保留了从材料、内存到逻辑底座都能内部协同的潜力。
3. 2021 至 2023 年：AI 把“内存墙”从性能问题变成系统成本问题
2021 年，三星发布 Aquabolt-XL HBM-PIM，把可编程计算单元放进 HBM2 的内存银行。三星当时的内部结果显示，特定 AI 工作负载可获得两倍以上系统性能，并把能耗降低 70% 以上。HBM-PIM 没有成为通用 GPU 的替代品，原因并不神秘：把算子放进内存，会带来编程模型、指令覆盖、编译器、精度和开发者迁移成本。2026 年针对 Aquabolt-XL 的 AME-PIM 研究仍在解决执行模型与软件栈问题，说明“少搬数据”在硬件上容易理解，在生态上并不轻松。
但三星在 HBM-PIM 上抓到的矛盾是对的。大模型训练与推理要反复搬运权重、激活和 KV Cache，很多阶段并不是算术单元不够，而是计算单元在等数据。生成式 AI 在 2022 年后爆发，HBM 从高端加速器的配件变成系统产能的约束项。带宽影响 GPU 利用率，容量影响模型和上下文能否放得下，功耗则直接落到机柜供电与冷却成本。
SK 海力士在这个窗口抢得领先。它在 2021 年宣布开发 HBM3，2022 年量产，并进入 NVIDIA H100 系统。早期与 AMD 共同定义产品、持续投资封装、再与头部加速器客户紧密验证，连成了一条很难临时复制的链。HBM 竞争从“谁能造 DRAM”变成“谁能按客户平台节奏交付整个内存子系统”。
三星此时并非没有技术储备，却错过了最陡的一段需求曲线。这个教训后来直接影响其 HBM4 决策：如果只在成熟工艺上求稳，产品到达时可能已经落后一代；要重新获得定义权，就要把先进 DRAM、先进逻辑底座和封装同时推上去。
4. 2024 至 2025 年：层数、薄度、热与客户认证一起到达临界点
2024 年 2 月，三星公布 36GB HBM3E 12H。12 层 DRAM 被压进与 8 层 HBM3 相同的封装高度，层间距缩到 7 微米，带宽最高 1.28TB/s。三星采用改进的 TC-NCF，并让较小凸点传信号、较大凸点帮助散热。纸面上，这是一项漂亮的纵向工程：同样高度塞入更多层，容量和性能均比 HBM3 8H 提高逾 50%。
问题恰好也在“同样高度”。芯片必须磨得更薄，薄片更容易翘曲；层间越密，热路越差；微凸点与薄膜中的空洞、对准和材料应力都会影响良率。路透社在 2024 年曾报道，三星 HBM3E 的 NVIDIA 认证受到热与功耗问题拖累。三星后来逐步推进认证和供货，但行业已经看清：HBM 的竞争优势无法只由 DRAM 制程节点解释，封装材料、热设计和客户平台验证同样决定交付。
SK 海力士沿 Advanced MR-MUF 深挖。它称这一工艺能在控制翘曲的同时把芯片做得比前代薄 40%，并改善散热；同时为 16 层以上产品评估混合键合。混合键合用铜—铜直接连接替代微凸点，可以把互连间距压到 10 微米以下。台积电公开的 12/16 层 SoIC 研究显示，相较微凸点，混合键合可让带宽提高约 18%—20%、能效提高 8%—15%、热表现提高 7%—8%。
这是一条重要但渐进的路线：它让现有“平放并上叠”的 HBM 继续延寿，却没有移除 TSV，也没有改变热量穿过整个堆栈的方向。层数还可以从 12 增到 16，接口还可以从 1024 位增到 2048 位，但每一次增加都让制造和散热更难。
5. 2026 年上半年：HBM4 跑得更快，也把结构债务放大了一倍
2026 年 2 月，三星宣布 HBM4 量产并出货。它采用第六代 10 纳米级 1c DRAM 和 4nm 逻辑底座，稳定速率 11.7Gbps，最高可到 13Gbps；接口从 HBM3E 的 1024 位翻倍到 2048 位，单栈带宽最高 3.3TB/s。三星没有选择“成熟节点保守量产”，而是同时押注最新 DRAM 与先进逻辑工艺。
这次冒险有历史原因。HBM3E 阶段的迟到告诉三星，追随标准无法夺回平台定义权。HBM4 的逻辑底座也不再只是被动缓冲，它开始承载更复杂的接口、客户定制和潜在计算功能。三星同时拥有存储与晶圆代工，终于有机会把过去看似庞杂的组织结构变成一项系统优势。
横向看，HBM4 已经非常强。Micron 公布的 HBM4 12H 单栈带宽超过 2.8TB/s，能效相对 HBM3E 改善 20%；SK 海力士 2026 年送样的 HBM4E 达到 16Gbps，并称 Advanced MR-MUF 让热阻再降 17%。问题在于，这些路线都在继续扩大传统结构：更宽的底部接口、更薄的 DRAM、更多的层、更先进的底座、更用力的散热。
HBM4 的 2048 个 I/O 同时是一张成绩单和一封预警信。接口翻倍会占用更多底座与中介层面积；层数增加使良率近似受到多颗裸片良率的乘法影响；热从堆栈中心传向外部的路径仍然很长。到 HBM5，如果继续简单翻倍，封装不一定还能承受。
6. 2025 年下半年至 2026 年 8 月：先把 DRAM 竖起来，再让冷却液从中间穿过
三星未来技术培育项目在 2025 年下半年支持了由韩国高校团队推进的 Vertical-Die（V-Die）研究。它做了一个直观到近乎冒险的动作：把原本像煎饼一样平放的 DRAM 裸片旋转 90 度，像书架上的书一样侧立。
一旦侧立，结构发生三处变化。
第一，DRAM 不再需要让 TSV 从每一层正面穿过。每颗裸片可在底边布置独立 I/O，再与玻璃基板或先进衬底连接。研究团队称，V-Die 在相同面积下可把 I/O 扩到 HBM4 的约 10 倍；另一组公开口径显示，其连接数约为 HBM4 的 4 倍、读取时间下降 37%。两组数字针对的设计与比较口径并不完全一致，现阶段不应合并成一个确定的产品指标。
第二，DRAM 的大片表面从堆栈内部暴露出来。裸片之间的空隙可以成为液体冷却通道，热不必再穿过十几层硅和键合材料才能到达散热盖。V-Die 因而像一组同时传数据的散热鳍片。研究团队还在探索用 AI 优化微通道中的不规则支柱，控制流动与湍流。
第三，内存可以更贴近、甚至围绕计算芯片布置。传统 HBM 先在自身内部纵向通信，再经逻辑底座和中介层横向抵达 GPU；侧立结构让每颗 DRAM 有机会更直接地面对计算裸片，缩短一部分路径。基于 GPT-3 规模工作负载的模拟中，V-Die 在等容量条件下达到每秒 540 Token，对比 HBM4 系统为 296 Token。它是模拟结果，不是实物加速器基准。
到 2026 年 8 月，三星把这类研究方向收束为 zHBM 概念并放进公开路线图。这里的“z”更像一个结构信号：HBM 不再只沿平面和高度两个方向生长，而是把内存、计算、互连与冷却当成一个立体系统共同设计。
可概念图离晶圆厂还有很长一段路。侧立裸片需要新的拾取、对准与键合设备；裸片边缘 I/O 要解决机械强度和信号完整性；玻璃基板铜线路已经做过验证，但完整硅系统、流体密封、长期可靠性、可维修性和批量良率仍待证明。更棘手的是标准与生态：客户若采用 zHBM，可能要改动加速器版图、封装、冷板、测试流程乃至机柜液冷接口。三星提出约 2029 年的目标，真正要争取的不是三年内“堆出样片”，而是让加速器客户愿意围绕它重做平台。
三、横向分析：竞争图谱
zHBM 面对的不是三个外形相似的产品，而是四种解决内存墙的办法：把传统 HBM 做得更好、把键合做得更细、把冷却送进封装，以及直接改变 DRAM 的朝向。当前市场仍由前三种路线支配，第四种才刚进入研究到概念产品的过渡带。
1. SK 海力士：用封装经验守住传统 HBM，再把冷却嵌进去
SK 海力士的核心优势不是某一代速率最高，而是从 HBM1 起积累的产品化连续性。它与 AMD 共同开发早期 HBM，HBM3 又及时进入 NVIDIA H100。MR-MUF 曾遇到可靠性问题，团队没有回到传统薄膜路线，而是把材料填充、翘曲控制和散热经验变成 Advanced MR-MUF。到 HBM4E，SK 海力士公布 16Gbps、热阻降低 17%，还展示了把集成冷却元件放入 HBM 封装的 iHBM。
这条路线对客户最友好。加速器仍看到熟悉的 HBM 栈，封装厂仍可沿既有工序演进，软件无需知道内存究竟怎样键合。它的短板同样清楚：iHBM 改善热，却没有消除 TSV 占用和堆栈内部的纵向通信；混合键合可以继续缩小间距，却让表面洁净度、对准和已知良品控制更严。
SK 海力士“活成了”一家围绕客户平台节奏优化制造的公司。对 NVIDIA、AMD 或定制加速器客户而言，准时拿到稳定产品往往比理论上的结构跃迁更重要。zHBM 要挑战的，正是这种由多年共同验证形成的信任成本。
2. Micron：用制程能效与紧凑路线追赶，不急于推倒结构
Micron 的 HBM4 采用 2048 位接口，12 层产品单栈带宽超过 2.8TB/s，相较 HBM3E 能效改善约 20%；2026 年还向客户提供 48GB 的 16 层样品。Micron 没有三星那样覆盖存储、领先逻辑代工和整机品牌的组织跨度，它的选择更集中：用 DRAM 制程、功耗和封装执行力交付标准 HBM，再通过外部生态完成逻辑底座与先进封装。
这种专注降低了内部协调复杂度，也限制了其独立定义全新封装形态的能力。zHBM 若需要内存裸片、逻辑芯片、玻璃基板、流体通道和冷却系统共同设计，三星的垂直整合更占便宜；若客户只想要下一代标准 HBM，Micron 的克制反而更容易转化为可预测交付。
用户不会因为“架构更激进”自动改用一家供应商。云厂商和加速器公司真正购买的是合格率、每瓦带宽、容量、供货确定性与第二来源。Micron 的角色，就是让标准 HBM 始终保有一个可替换、可比较的供给选项。
3. 台积电 SoIC 与混合键合：不把 DRAM 旋转，也能缩短连接
台积电代表的是封装平台路线。CoWoS 让逻辑与 HBM 在中介层上并排，SoIC 则用无凸点混合键合向真正的 3D 集成推进。台积电公开的 12/16 层 HBM 研究，已在逾一万个 TSV 与键合连接上验证电学链路；相较微凸点，带宽、能效和热表现均有改善。
这条路的吸引力是兼容。它保留标准 HBM 的产品边界，又把互连间距压小。加速器客户可以把不同制程的逻辑与内存组合起来，不必把整套供应链押给一家内存厂。它也更接近现有设备与验证体系。
但 SoIC 解决的是“连接方式”，不是“几何方向”。当 16 层、2048 位接口和更高功率继续叠加，热仍要离开层层覆盖的硅。zHBM 的赌注是：混合键合只能延后结构极限，不能取消结构极限。台积电的反论则很实际：渐进方案只要早三年量产，就可能在激进方案成熟前吃掉两代平台。
4. V-Die 与 MOSAIC：三星并不独占“把内存侧立”这个想法
2026 年 VLSI Symposium 上，韩国 V-Die 与日本东京大学牵头的 MOSAIC 都探索侧立 DRAM。两者共享一个判断：传统 HBM 把表面积压在层间，既堵热，也迫使信号依赖 TSV；把裸片立起来，可以增加可连接边缘并让冷却介质接触更大表面。
这类路线目前没有成熟产品，也谈不上稳定用户口碑。公开材料主要是结构设计、玻璃基板信号验证和系统模拟。它们的价值在于提供一个反事实：内存墙也许不是“DRAM 不够快”，而是行业把 DRAM 以同一种姿势摆了十年。
三星的优势，是有能力把研究项目、HBM 产品线、Foundry 逻辑底座和封装设备拉到一张路线图上。它的风险也来自同一处。研究团队证明一个结构可行，与三星跨部门共同交付并让客户改平台，是两件难度完全不同的事。三星过去在 HBM3E 上暴露的，恰好不是缺概念，而是热、功耗、量产和客户认证之间的系统协调。
5. 竞争位置：zHBM 现在不是 HBM4E 的竞品，而是 HBM5 之后的制度挑战者
把产品成熟度放进比较，格局很清楚：2026—2027 年，HBM4/HBM4E 仍由三星、SK 海力士、Micron 围绕速率、能效、层数、逻辑底座与客户定制竞争；混合键合和内嵌冷却会逐步加入。zHBM 即使按三星目标推进，也更像 2029 年后的候选形态。
因此不能拿“8 倍 HBM5”与今天量产 HBM4 的 3TB/s 级数据直接排名。前者是结构目标，后者是可交付产品。zHBM 当前真正的竞品，是传统 HBM 每一次成功的延寿：更薄的 16 层裸片、更密的混合键合、更好的模塑填充、更先进的基底逻辑、Heat Path Block 与 iHBM。只要这些改进继续满足客户，推倒重来的紧迫性就会下降。
反过来，只要其中一个维度停住——例如 16 层后的热无法压住、接口面积挤占过多逻辑、混合键合良率成本过高——zHBM 的窗口就会突然打开。它不是按固定年份自然到来的下一代，而是一份等待现有架构失速的备选答案。
四、横纵交汇洞察
1. 三星今天的大胆，来自上一代的迟到
回看纵轴，三星并非第一次尝试把内存与计算靠近。2016 年 HBM2 让 DRAM 靠近 GPU，2021 年 HBM-PIM 把部分计算放进内存，2026 年 HBM4 又把先进逻辑底座引入每个栈。zHBM 不是突然转向，它把三次尝试合成一个更彻底的问题：既然数据搬运最贵，为什么还要让每颗 DRAM 先穿过整个堆栈，再横跨中介层去找计算芯片？
可真正推动三星公开这条路线的，恐怕不只是技术直觉。HBM3E 认证延误让它看到，标准确定后再比工艺，很容易被已有客户关系和封装经验锁在追赶位置。zHBM 提前三年公开，是在争夺定义阶段：让设备厂、材料商、研究机构和加速器客户现在就开始为侧立裸片思考接口。
这里出现一个回环。HBM 最初靠“不要让少数引脚跑得更快，而是让更多引脚一起走”击败内存墙；zHBM 延续的仍是宽并行思路，只是把可布引脚的位置从裸片表面与 TSV，扩到裸片边缘和整个三维空间。十年前的好决策并未被否定，它只是把自己推到了新的几何极限。
2. 三星最大的优势与最大的包袱，是同一套垂直整合
zHBM 需要 DRAM、逻辑底座、先进封装、玻璃或其他衬底、键合设备、液冷与系统共同设计。三星同时拥有内存、Foundry、封装研发和广泛供应链，理论上比只做存储的厂商更容易组织这场协同。HBM4 采用自家 1c DRAM 与 4nm 逻辑底座，已经是一次预演。
历史也提醒我们，部门齐全不等于系统自动协同。HBM3E 的教训是，单点技术领先无法抵消热、功耗、良率和认证中任何一个短板。zHBM 把变量从四个增加到十几个：侧立键合的机械可靠性、边缘 I/O、流体腐蚀与密封、冷却泵故障、封装测试、标准化和第二来源，任何一项都可能拖慢整个平台。
所以我的判断是，三星不该把 zHBM 做成只有三星能供货的封闭内存。客户不会轻易把核心加速器押在无法替换的单一结构上。它更可行的商业路径，是开放一部分接口与封装规范，同时用自家内存、逻辑和制造能力抢先交付参考实现。三星需要拥有速度，但不能独占规则。
3. 真正的技术分界线不是 2.5D 与 3D，而是热与数据能否走不同的路
传统 HBM 的数据通过 TSV 纵向汇聚，热也大体要穿过堆栈向外扩散。两者共享同一个狭窄空间，层数越高，冲突越严重。混合键合把电连接做得更密，却进一步缩小层间空隙；内嵌冷却缓解热，又会占用封装空间并增加流体系统复杂度。
zHBM 最有价值的地方，是试图把两条路径解耦：数据从裸片底边进入衬底，冷却介质从裸片大表面之间穿过。它若能成立，性能提升只是结果，结构自由度才是更持久的收益。设计者可以在计算芯片四周安排不同容量、带宽甚至不同功能的内存片，不必把所有需求压进同一种 HBM 塔。
这也解释了为何三星把 zHBM 与 2029 年联系起来。那不是单颗 DRAM 换代的时间，而是数据中心液冷、玻璃基板、混合键合与定制加速器共同成熟的交点。少一个条件，侧立内存都可能停在实验室。
4. 三个未来剧本
最可能的剧本：zHBM 先以局部技术进入，而不是一次替代 HBM。2027—2029 年，HBM4E、HBM5 继续使用传统上叠结构，混合键合、先进模塑和内嵌冷却逐步量产。三星把 zHBM 的边缘 I/O、玻璃基板互连或直接液冷拆成模块，在少量定制加速器上验证。首个商业产品可能只让部分 DRAM 侧立，或用于超高功率训练系统，而非全面替换标准 HBM。原因很简单：平台迁移成本太高，产业通常先吸收可兼容的改进。
最危险的剧本：传统 HBM 被成功延寿，zHBM 卡在良率与标准之间。SK 海力士用 Advanced MR-MUF、混合键合与 iHBM 把 16 层后的热压住；台积电 SoIC 缩短互连；Micron继续提高每瓦带宽。与此同时，侧立裸片的边缘连接、流体密封和批量测试成本迟迟降不下来。客户还担心单一供应商锁定，不愿重做加速器封装。zHBM 最后成为展示三星研发广度的概念，却没有足够强的经济性穿过量产门槛。三星历史上的包袱会再次出现：拥有很多先进单点，却没在客户需要的时间形成稳定系统。
最乐观的剧本：侧立内存成为 AI 加速器的“鳍片式内存墙”。大模型上下文、稀疏专家与多模态推理继续推高容量和带宽，HBM5 后的 2048 位以上接口、层数与热设计无法经济扩展。三星联合设备、基板、冷却与加速器伙伴建立开放接口，在 2029 年前后交付可验证样片，并让第二来源进入。DRAM 像散热鳍片一样围绕逻辑芯片排列，液体穿流，单颗裸片独立连接。此时 HBM 不再是一个放在 GPU 旁边的内存栈，而成为计算封装本身的骨架。
三个剧本的分水岭不是三星能否做出一颗漂亮样片，而是四个可观察节点：2027 年前能否公开完整硅验证，而非只给模拟；侧立键合能否达到客户可接受的批量良率；冷却回路能否通过长期可靠性与泄漏测试；至少一家头部加速器客户是否愿意共同定义接口。四项里缺两项，2029 更可能只是路线图年份。
三星在 FMS 2026 展示的，表面是一种更快的 HBM。往深处看，它其实在争夺一个问题的提问权：AI 芯片继续扩张时，内存究竟是被堆在计算旁边，还是成为计算空间的一部分？
我的判断是，zHBM 的“8 倍”未必会按原样兑现，侧立内存的方向却很难被忽略。HBM 用十年证明了把芯片堆起来有效；下一阶段比拼的，是谁先学会让这些芯片站起来，并且活着走出实验室。
五、信息来源
1. 华尔街见闻：三星提出把 HBM 直接垂直堆叠在 AI 加速器上 2. Samsung Semiconductor：Samsung Ships Industry-First Commercial HBM4 With Ultimate Performance for AI Computing 3. Samsung Global Newsroom：Samsung Begins Mass Producing World’s Fastest DRAM Based on HBM2 4. Samsung Global Newsroom：Samsung Develops Industry-First 36GB HBM3E 12H DRAM 5. Samsung Global Newsroom：Samsung Develops Industry’s First HBM with AI Processing Power 6. Samsung Future Technology：Vertical-Die 集成封装研究项目 7. ETNews：垂直放置 HBM 后带宽提升 4 倍，V-Die 开发加速 8. Tom’s Hardware：V-Die 与 MOSAIC 用侧立 DRAM 应对 HBM 热墙 9. SK hynix Newsroom：The Story of SK hynix’s HBM Development 10. SK hynix Newsroom：Next-Gen Packaging Tech Key to HBM Success 11. SK hynix Newsroom：12-Layer HBM4E Samples 12. Micron：HBM4 产品规格与路线图 13. TSMC：Low Temperature SoIC Bonding and Stacking Technology for 12/16-Hi HBM 14. Intel Newsroom：Foveros Direct 3D 与混合键合技术 15. arXiv：AME-PIM: Can Memory be Your Next Tensor Accelerator?